写在正文前面：
这期是ISSCCRingOscillatorBasedPLL的第二期也是最后一期。接下来将进行2期发表于ISSCC的sub-fs-jitter高性能PLL的论文赏析，敬请期待。话不多说，直接开始论文鉴赏吧。
（本文约字）
论文鉴赏：
1.25.5A1.2-to-3.8GHzSynthesizedFractional-NMDLLwithSelf-CalibrationTechnique(Intel)
该工作为一款基于MDLL（MultiplyingDelayLockedLoop）的Ring-Oscillator-Based低抖动时钟生成器，并且能够兼容数字全自动综合设计流程，大幅减少面积。其主要亮点如下：1、提出一种2-bit时钟周期比较器（Time-PeriodComparator），能够同时完成MDLL时序校准和RingOsc频率调整，减少锁定时间；2、提出采用一个ReplicaRingDCO（MDLL主振荡器的复制品）作为实现分数倍频功能所需的DTC（Digital-to-TimeConverter），避免增益归一化操作，减少硬件开销；同时提出一种失配校准技术，能够自动校准DTC与DCO中的延时单元失配，降低分数杂散（FractionalSpur）。采用上述技术，该工作首次实现工作频率大于3.5GHz（参考时钟MHz）且能够自动综合生成的分数时钟倍频器，其FoM（Figure-of-Merit）和功耗效率与以往自动综合生成的分数时钟倍频器相比均有明显提升。具体介绍如下：
(a).提出一种2-bit时钟周期比较器（Time-PeriodComparator），能够同时完成MDLL时序校准和RingOsc频率调整，减少锁定时间。
在介绍该工作所提出具体技术之前，先简单介绍下MDLL的基本特点与所需要解决的问题。N倍频MDLL的基本原理是，用干净的输入参考时钟上升沿（或者下降沿），每隔N个RingVCO周期，来替换掉VCO自身信号的上升沿（或下降沿），从而周期性地消除RingVCO自身累积的抖动。相对于其他环形振荡器结构的PLL，MDLL是直接周期性替换掉环振中的“脏”的跳变沿来减少抖动，而不是用PLL环路控制VCO从而“间接”地降低抖动。因此，MDLL能够更加有效地降低RingVCO抖动。
目前有一种电路结构跟MDLL非常相似，那就是注入锁定PLL（Injection-LockedPLL,ILPLL）。不过，两者还是有一些区别。注入锁定不是直接替换掉VCO输出信号的跳变沿，而是通过一个injector（常见一个MOS管，把注入信号转换而电流来影响VCO的边沿）对VCO的相位施加影响，从而用达到用干净的参考时钟来降低抖动的目的。但是，在注入锁定VCO中，VCO因注入信号而改变的相位不能完全追踪注入信号的相位，也即对准系数β通常小于1（alignmentfactor，定义为β=
ФO/Фinj
，Фinj为注入信号相位的交流小信号分量，ФO为VCO因注入信号相位改变Фinj而改变的相位）。而MDLL由于直接把VCO的跳变沿替换掉，因此，可以认为β=1。由此可见，MDLL通常能够比ILPLL更有效地降低RingVCO抖动。
尽管MDLL有上述一系列优点，但是相对其他PLL结构而言，MDLL存在更大设计挑战。首先，MDLL的VCO频率必须严格等于参考时钟频率的整数倍，否则如同注入锁定一样，spur会严重恶化，甚至失锁。因此，通常需要一个频率锁定环（FrequencyLockedLoop）来满足这一要求。但是，除了保证频率关系，参考时钟上升沿（或下降沿）与VCO输出需要被替换的上升沿（或下降沿）也需要严格对齐，否则spur也会被恶化。然而，在实际电路中，由于FLL中的鉴相器（phasedetector，PD）输入端通常存在失配，且存在其他电路延迟的影响（比如分频器延时），MDLL最优时序难以保证，spur通常比其他PLL高。
为了缓解这一问题，该工作提出了一种2-bitTime-PeriodComparator作为PD，同时实现RingOsc的频率校准和MDLL的时序校准。2-bitTime-PeriodComparator包括一个DTC（Digital-to-TimeConverter,DTC）,一个2-bit输出Bang-BangPD和一个累加器组成。其基本工作原理如下：假设一个N倍频的MDLL，在的每个参考时钟周期中，有N-1个VCO周期是自由振荡周期（T0），有一个1个周期是VCO跳变沿被参考时钟替代后的周期（T1=T0+Δ），其中，Δ是NT0与TREF（参考时钟周期）的差。可以通过测量T1和T0并对其作差作为MDLL中FLL的PD输出，用于调整RingOSC频率与相位，使之与参考时钟跳变沿对齐。当Δ稳定在0附近时，表示OSC的频率正确且OSC跳变沿与参考时钟跳变沿对齐。本文的具体做法是用一个DTC将输入信号CKi（来自OSC输出）生成一个延时为TP的时钟信号CKid，CKi和CKid的第一个周期为REF注入OSC后的第一个周期。通过PD输出信号Dtune控制累加器进而控制TP，让CKid的第一个上升沿与CKi的第二个上升沿对齐（也就是类似一个DLL的环路来校正TP）。这样，如果CKid的第二个上升沿与CKi的第三个上升沿也对齐，那么可以认为T1=T0也即Δ=0。反之，则需要调整OSC频率（即调整T0，通过PD另一个bit输出Ftune进行）。随着频率的调节，TP也需要跟着调节，以满足上述时序。最后，通过TP和T0的调节，达到OSC所需频率以及MDLL最佳工作时序。由于需要对TP和T0（OSC频率）这两个量进行调节，存在2个环路，因此，PD输出的2bit数据在同一时间内只有一个bit输出不为0，以保证两个环路相互不干扰。文中给出了一个锁定的例子，在开始时，TP很小，因此，PD判断为先调节TP，然后TP增加，T0（OSC周期）保持不变。当TP增加到一定时候时，PD判断为需要调整OSC，于是，TP不变，T0增加。在这期间，由于频率或者T0变化，所需TP也会变化，因此，TP也会时不时交替变化进行小幅度调整。当TP与OSC频率（或T0）都很接近所需值的时候，TP与T0各自进入一个动态平衡状态，表示MDLL完成锁定以及时序校准。PD通过CKid和CKi之间的延时关系来判断该输出Dtune还是Ftune，CKi为时钟门控电路（clockgating）抽出REF上升沿后OSC输出的三个时钟周期，具体细节详见论文正文，这里因篇幅原因不在赘述。
需要注意的是，近年来有人提出了采用类似工作原理[1]的技术。不过，该工作[1]上电时需要专门对TP和T0进行单独粗调校准，然后才能通过人工控制进入上述类似的TP与T0交替调整的过程，存在锁定时间较长的问题。主要原因是其中的PD是一个传统的BBPD，不能自动区分该调整TP还是T0，需要人为交替控制。而该工作由于是2-bitPD，能够根据不同2-bit输出自动在两种模式之间切换，不用关心初始情况，因此，可以提高锁定速度，同时避免考虑如何高效进行模式切换（比如如何切换粗调模式），降低设计复杂度。
(b).提出采用一个ReplicaRingDCO（MDLL主振荡器的复制品）作为实现分数倍频功能所需的DTC（Digital-to-TimeConverter），避免增益归一化操作，减少硬件开销；同时提出一种失配校准技术，能够在MDLL中自动校准DTC与DCO中的延时单元失配，降低分数杂散（FractionalSpur）。
前面介绍MDLL都是基于整数倍频结构。事实上，MDLL也可以用于分数分频，如同sub-samplingPLL一样，只需要对输入参考时钟进行调制，得到一个1.F倍频率（F为某一小数）的参考时钟Refd，就可以对这个Refd通过MDLL进行整数倍频，从而得到宏观上的分数倍频功能。跟Fractional-Nsub-samplingPLL一样，MDLL的输入参考时钟也是通过一个DTC来调制，DTC的非线性和增益失配会严重恶化MDLL的输出分数杂散。由于本设计是采用全自动综合来进行，版图没有办法像全定制设计那样仔细优化，因此，DTC设计更加具有挑战。本设计中，DTC采用一个ReplicaDCO作为coarseTDC，其延时与DCO同步调，可以保证精度在0.2TDCO，而与DCO频率无关。而FineTDC则是对CoarseTDC中的2个延时单元进行相位内插（phaseinterpolation）来进行，从而得到最终精度为0.2TDCO/27。采用上述DTC，就不需要对DTC做normalization处理，减少硬件开销和功耗。为了减少因DCO和DTC布局布线不同而引入的延时失配，DTC和DCO的延时单元采取手动设计，并作为一个宏单元（Macrocell）加入到自动布局布线设计流程中，DCO和DTC都采用了特定的布局布线脚本，来保证布局上不存在系统失配（随机失配依然存在，用后文讲述的失配校准技术来缓解这一问题）。
不过，coarseTDC中的延时单元与DCO的延时单元之间存在随机失配，因此，为了减少spur恶化，如同Fractional-Nsub-samplingPLL，同样需要对该失配采用LMS算法进行校准。不过两者有很大区别，在PLL中，VCO相位与参考时钟相位是相互独立的，因此，DTC失配引入的延时误差可以直接反映为VCO与延时后的参考时钟之间的相位差，且该相位差与DTC控制码是相关的。因此，可以测量该相位差与DTC控制码作相关操作（LMS中的重要组成部分）来进行LMS校准。但是，在MDLL中，当前注入参考时钟沿的DTC延时误差（由于前面所述的随机失配引入）会通过OSC传递至下一个参考时钟上升沿，只有在DTC控制码达到其最大值且重新循环至0时，在PD输入相位差才会产生一个相关的变化，其他时候PD输出值恒定（1或-1）。因此，本工作提出用DTC控制码从最大值重新复位到0的时候所对应的PD输出作为LMS校准依据。在校准完成时，PD在DTC控制码从最大值重新复位到0的时候的值动态保持1或-1，平均值为0，从而表示DTC失配得以补偿。最后，测试结果表明，该MDLL的最坏情况下的分数杂散达到-50dBc，达到了很多全定制分数分频PLL的水平，充分证明该做法的有效性。具体电路参见论文中有关描述，这里只解释其思想，细节限于篇幅不在赘述。
个人认为，美中不足之处是，DTC拷贝DCO的延时单元，同样把DCO较差的相位噪声给复制到输入参考时钟通路上来，从而导致该MDLL的jitter有些不够理想，这点在测试结果以及跟近年来文献对比的表格中可以体现出来。不过，该工作充分借鉴了前人的基础，对具体特定案例（MDLL）做了深入分析，通过改进技术提升性能，其思维过程值得借鉴！
2.25.6A5.25GHzSubsamplingPLLwithVCO-PhaseNoiseSuppressionTechnique(国立台湾大学)
该工作为一款模拟RingPLL，其主要亮点为提出了一种用于抑制VCO在环路带宽附近相位噪声的技术，并且不引入额外高频模块，不显著增加功耗。具体介绍如下：
众所周知，在RingPLL设计中，为了能够有效抑制较差的RingVCO相位噪声，通常需要尽可能提高PLL的环路带宽。但是，为了保证环路的稳定性，通常环路带宽不能大于参考时钟Fref的1/10。这在Fref较低时，极大地限制了环路带宽上限值，从而难以让环路有效抑制RingVCO的相位噪声。为了缓解这一问题，最常用的办法就是降低RingVCO的相位噪声。然而，不像LC-VCO，有多个相位噪声的优化维度，优化RingVCO相位噪声通常只能以功耗为代价（通常是增加摆幅或跳变沿斜率，其实本质上是需要付出功耗代价）。尽管近几年陆续有人提出相位噪声滤波技术[2-3]以及前馈相位噪声消除技术[4]，从而在环路带宽受限的前提下，进一步降低RingVCO引入的相位噪声，但这些技术都需要额外引入工作于VCO频率下的压控延时链（Voltage-controlleddelayline,VCDL）,同样会大幅增加PLL的功耗。
因此，为了在环路带宽受限的前提下，降低RingVCO的相位噪声，同时不明显增加功耗，该工作提出一种基于亚采样鉴相器（Sub-samplingPhaseDetector,SSPD）支路的VCO相位噪声滤除技术。该PLL主要包括2个部分，分别为PLL主体和基于SSPD的VCO相位噪声提取部分。PLL主体部分是一个传统的电荷泵型锁相环（conventionalType-IICPPLL），而VCO相位噪声提取部分，则是该工作的核心创新部分。
该工作充分借鉴文献[3]中的设计思想，即采用一个SSPD，提取出VCO的相位噪声或者jitter信息，将相位噪声或jitter信息转换为一个电压信号（这里定义为VSAM_C），作为对VCO相位噪声进行额外消除的依据。但是，两份工作主要区别如下：文献[3]通过VSAM_C控制一个VCDL，来补偿VCO相位噪声引入的Jitter，从而达到降低Jitter的效果，而该工作是把VSAM_C直接反馈至VCO控制电压端，通过负反馈控制VCO相位来补偿相位噪声，从而去掉额外的VCDL，同时达到降低Jitter和功耗的效果。
读到这里，可能有读者就会问了，把SSPD输出采样信号，直接反馈到VCO（要通过环路滤波器LPF），不就是传统PLL的环路么（传统Sub-samplingPLL）？是的，由于环路带宽受限，VSAM_C经过环路滤波器后，其较高频偏的信号被滤除，从而导致VCO的高频偏相位噪声信息或高频jitter信息没办法被跟踪与消除。换句话说，就是抑制VCO相位噪声的拐点频率（也就是环路带宽）受限，从而限制PLL环路对VCO相位噪声的抑制效果。那么，我们可以进一步思考，如果将VCO较高频偏的相位噪声信息，也即上述VSAM_C，经过一定倍数放大后，再经过环路滤波器反馈至压控端控制VCO频率与相位，就相当于有更多地VCO高频偏相位噪声信息反馈至VCO控制端，从而能够跟踪与消除更多VCO高频偏相位噪声与抖动，也就是等效地增加了抑制VCO相位噪声的拐点频率。
为了能够实现这一目的，本文对SSPD的使用方式与文献[3]有所不同。在文献[3]中，由于采用VCDL去消除VCO相位噪声，VCDL的控制电压直接采用PLL主环路中的SSPD输出，且SSPD到VCDL之间没有PLL主环路的滤波器，因此，SSPD输出VSAM_C中的VCO高频偏相位噪声信息能够有效前馈至VCDL进行VCO相位噪声消除。而该设计中，为了对VCO高频偏相位噪声进行放大，SSPD输出的相位差信息，不是传统SSPLL中VCO输出时钟与参考时钟之间的相位差（定义为PHI[n]），而是PHI[n]-PHI[n-1]（当前PHI与上一个PHI之间的差）。这样，相当于在PLL主环路基础上，引入了一个额外的带零点的前馈支路，从而克服受限的环路带宽，把更多高频偏的相位噪声信息反馈至VCO控制端。（PHI[n]-PHI[n-1]）通过对相邻两次SSPD采样值进行作差来实现，具体做法就是用SSCP的差分输入端分别接PHI[n]（VSAM）和PHI[n-1]（VCOM）并把该电压差（VSAM-VCOM）转换电流输出至LPF也即VCO控制端。
该文对该技术进行了频域分析，验证了上述分析的正确性。
该工作体现了作者对PLL的相位噪声抑制机理有着充分且深刻的理解，同时充分借鉴了前人的工作，具有很好的启发意义。不过，由于PLL的主环路依然是CPPLL，因此，带内相位噪声以及Jitter跟近年的Low-jitterRingPLL相比，依然优势不明显。不过，笔者认为该工作巧妙的设计思想是能够上ISSCC的重要原因，性能可以在该技术基础上优化提高。
结尾：
最近本人比较忙，再加上MDLL那部分，说清楚确实有点难，我查了好几篇相似论文，且反复琢磨如何说通俗，才完成这次更新。各位抱歉更新有点晚，后续该系列还有2次，本人将尽量加速更新，感谢各位的理解和支持！
参考文献：
[1]S.Yangetal.,“A0.-mm2--dB-FoMAll-DigitalMDLLUsingaBlock-SharingOffset-FreeFrequency-TrackingLoopandDualMultiplexed-RingVCO,”IEEEJSSC,vol.54,no.1,pp.88-98,Jan..
[2]A.Lietal.,“ASpur-and-Phase-Noise-FilteringTechniqueforInductor-LessFractional-NInjection-LockedPLLs”,IEEEJSSC,vol.52,no.8,pp.-,Aug..
[3]S.Haoetal.,“ACMOSPhaseNoiseFilterWithPassiveDelayLineandPD/CPBased
FrequencyDiscriminator”,IEEETMTT,vol.65,no.7,pp.-,Nov..
[4]A.Lietal.,“ALow-JitterRing-OscillatorPhase-LockedLoopUsingFeedforwardNoiseCancellationWithaSub-SamplingPhaseDetector”,IEEEJSSC,vol.53,no.3,pp.-,Mar..
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